使用SOI（绝缘体上硅）底板、用于提高面向混载用途的无电容器DRAM工艺水平和运行速度的技术，在美国华盛顿特区召开的“2005年国际电子器件会议 （IEDM）”上已经亮相。东芝发表了使用90nm工艺的128Mbit产品（演讲序号：13.1）。美国T-RAM公司利用在SOI底板的硅薄膜部位形 成的晶闸管（Thyristor）基极区（Base Region）积蓄电荷的手法，将写入时间缩短到了2ns（演讲序号：13.2）。

在源极线和字线上使用铜

东芝在应用90nm工艺时对过去开发的无电容器DRAM进行了2项改进。第一，在构成单元阵列外部电路的晶体管阱区（Well Region）添加了在n型区进行了掺杂的深阱区。由此，在为提高读取信号强度而施加底板偏压时，抑制了由底板表面传导到背面的泄漏电流的产生。第二，在 源极线和字线材料中首次采用了铜，不仅提高了运行速度，同时还提高了与现已导入铜布线的90nm逻辑工艺之间的兼容性。

试制样品的单元面积达到了相当于6.2F2（F为位线的半间距）的0.17μm2。芯片尺寸为7.6mm×8.5mm。上部硅膜的厚度为55nm，嵌入氧化膜（BOX）的厚度为25nm，以全空乏方式运行。

在晶闸管基极区积蓄电荷

T-RAM公司的无电容器DRAM在硅薄膜上形成了由p型（正极）/n型/p型（基极）/n型（负极）结构组成的晶闸管，在栅电极正下方 的基极区积蓄电荷。正极与位线、负极与字线、栅电极与写入线连接，利用施加给上述部位的电压组合，进行数据的写入与读取。其特点是，与东芝等将转化为轰击 离子（impact ion）的电荷积蓄在管体部位的方式相比，不仅能够提高运行速度，而且还能避免产生GIDL（Gate Induced Drain Leakage，栅极引发漏极泄漏电流）。

该公司使用130nm工艺进行了试制，实现了相当于9F2（F为位线的半间距）的单元面积和2ns的写入时间。读取电流的导通截止比高达10的7次方。

有关内存技术的最新动向，在“第4届半导体内存研讨会”上，东芝等准备发表演讲。